摘要：PCIe總線不僅硬件接口簡單，軟件和PCI總線完全兼容，而且傳輸速度數十倍于PCI總線。針對載機任務系統實時視頻采集記錄的需求，設計了一種基于PCIe總線的航空視頻采集記錄系統，利用現場可編程邏輯器件(FPGA)實現了視頻數據流的編解碼和PCIe橋接口的設計，簡化了硬件接口設計，提高了系統的工作效率。系統在某型數字化對抗訓練系統中的實際應用表明該設計實用可行。
0 引言
航空電子系統之間以傳遞狀態數據和控制數據為主，因為數據量不十分巨大，對傳輸速率要求并不高。例如，最流行的航空總線ARINC 429和1553B總線，速率分別是100kbps和1Mbps。而隨著飛行訓練強度和精度的提高，飛行試驗和訓練過程的多通道視頻畫面需要實時記錄下來以便進行事后分析評估和系統設計改進。與傳輸狀態控制信息相比，這些視頻數據是巨量的，對航電系統的海量存儲和數據高速傳輸都提出了更高的要求。本文提出一種航空視頻采集記錄系統的設計方案，采用速率高達2.5Gbps的PCIe總線構建系統，PCIe總線既有高速的數據傳輸能力，又有良好的外設接口，有利于大容量信號的實時傳輸。有效解決了機載多通道視頻數據的實時采集與記錄，為航空訓練任務系統的事后評估和性能分析改進提供了便捷的手段。
1 系統的方案設計
在航空視頻采集記錄系統中，攝像頭把載機任務系統的實時畫面視頻數據按預定格式組幀，通過LVDS信號總線傳輸給視頻采集模塊；經過視頻采集模塊對LVDS信號電平進行變換處理后，將單端視頻數字信號送給可編程邏輯器件(FPGA)進行視頻解碼處理。解碼后的數字視頻，一方面通過SAA7121視頻編碼器直接送給監視器，讓飛行員實時掌握訓練情況與效果：另一方面通過高速PCIe總線傳送給嵌入式CPU模塊進行視頻數據壓縮存儲，供事后分析。航空視頻采集記錄系統總體結構如圖1所示。
2 系統的硬件設計
系統的硬件設計主要集中在各個功能模塊的電路設計上，是軟件設計和系統調試的平臺基礎。硬件設計應該保證系統運行的高可靠性，在滿足要求的前提下，盡量減少可編程邏輯、系統軟件的設計與調試的難度。
2.1 視頻數據采集
攝像頭攝錄的視頻數據以LVDS差分電平信號進行傳輸，需要進行電平信號轉換才能進行后續視頻信號的記錄處理。攝像頭傳輸的視頻數據包括4對LVDS差分信號，CLK+/CLK-是采集數據的時鐘，其余3對差分信號包含著像素灰度。差分信號經過DS90LV032轉換，變成4個單端的數字信號，供后面的電路處理。視頻采集電路如圖2所示。
因為視頻數據頻率較高，經過轉換后的單端信號應該端接10Ω的電阻以抑制反射，提高信號穩定性。
2.2 視頻解碼和處理
對前端采集的視頻數據，必須進行處理才能實時顯示和壓縮存儲。由于視頻數據量大，為達到最流暢的快速處理，應該由硬件邏輯直接進行數據處理。視頻數據的解碼和處理主要由FPGA完成，也是可編程邏輯設計的主要任務。
當前端DS90LV032將經過信號轉換以后的視頻數據傳輸給FPGA，由FPGA完成視頻信號的解碼還原、格式轉換后同步傳輸給CPU模塊進行實時記錄和實時回放視頻模塊。FPGA視頻數據處理的硬件接口設計如圖3所示
2.3 視頻數據回放
視頻回放是方便飛行員能夠實時監控訓練和試驗的情況。系統采用Philips公司的SAA7121視頻編碼器，將FPGA處理后的視頻數據轉換為PAL制的綜合視頻，送給飛行員面前的監視器進行顯示。如圖4所示。
SAA7121需要進行初始化配置后才能工作，初始化通過設置編碼器的寄存器，配置其工作模式。初始化要通過I2C總線完成，系統的I2C總線接口由FPGA實現。同步時鐘CLK VO和8-bit并行視頻數據都是由FPGA解碼處理后傳輸過來的。編碼器的工作頻率為27MHz，FPGA解碼后的視頻數據經過SAA7121編碼器的綜合視頻信號CVBS送給監視器。同時也設計了一個備用的YC分量視頻接口。
2.4 視頻傳輸
采集的視頻數據經過FPGA解碼處理后需要通過PCIe總線傳輸給嵌入式CPU以便于實時壓縮存儲。實現高速的PCIe總線是海量數據傳輸的關鍵。數據傳輸總線技術是不斷更新發展的過程。在數據通訊的起初階段，串行通訊因為信號簡單、實現方便而應用廣泛，占有統治地位，例如RS422串行通訊，盡管速率不高，目前仍然很有生命力。為解決串行通訊的瓶頸問題，開始采用并行傳輸總線，并行通訊的速率取決于時鐘頻率和數據寬度。目前最流行33MHz/32bit的PCI總線，峰值傳輸速率可達132Mbps。當繼續提高時鐘頻率時，并行通訊總線的數據寬度卻成為繼續提高速率的障礙。由于極高頻下的線路串擾和反饋，難以保證多路并行總線信號數據同步的一致性，數據通訊的傳輸技術從并行回歸到串行，并行雙向的PCI總線發展為串行單向的PCIe總線。速率高達2.5Gbps的PCIe總線有三對差分信號，即同步時鐘CLK+/CLK-、接收信號R+/R-和發送信號T+/T-。PCIe總線設計電路如圖5所示。
在PCIe這種高速信號傳輸總線中，數據不是直接通過信號導線的電壓信號，而是通過高頻耦合方式傳輸的。圖5中的C1、C2就是發送方的耦合電容，應盡量靠近橋片。每一對差分信號都應該有耦合電容，圖5中時鐘和接收信號對的耦合電容，隱含在PCIe的主控方。
3 系統的邏輯設計
在硬件設計的基礎上，邏輯設計成為整個系統性能實現的關鍵。邏輯設計完成整個系統的時序控制、視頻數據流的采集與解碼、視頻回放的編碼和PCIe橋接口的設計。
3.1 視頻解碼
在邏輯設計中，視頻解碼的功能是將DS90LV032所轉換的單端信號解碼后寫入FIFO緩沖，由后續邏輯讀取處理。其邏輯接口的VHDL形式描述如下：
攝像頭作為視頻源，在每一個CLK的上升沿輸出一個3-bit數據。與之相反，解碼邏輯在CLK的下降沿鎖存一個3-bit數據，進行流水線鎖存，重新還原視頻的灰度數據。對一個16-bit的數據，共需發6次。
3.2 視頻編碼
為支持SAA7121編碼器，視頻回放邏輯包括為初始化而提供的I2C接口和PAL制的視頻編碼。SAA7121的寄存器是8-bit的，則其I2C接口可以描述如下：
上層邏輯調用此模塊，每調用一次，配置一個寄存器。所有128個寄存器的配置數據是預先定制的，存放在常量數組中。
經過初始化后的SAA7121可以正常工作了。此時邏輯應該不斷輸送視頻數據。其邏輯接口可以描述如下：
3.3 PCIe橋接口設計
數據高速傳輸主要體現在PCIe總線的實際吞吐量，此為解碼后的數據傳輸的瓶頸。邏輯設計要特別考慮到軟件的方便和高效。接口邏輯設計集中在中斷邏輯和數據傳輸的burst方式上。
需要傳輸的視頻數據，首先送入一個FIFO，寫入端為32k×16bit，讀出端為16k×32bit，寫入時既適合了視頻數據的寬度，讀出傳輸時又發揮了PCI32-bit總線的優勢，加快了轉換。中斷邏輯設計如下：
(1)當寫入數據達到FIFO容量的1/4時，即寫夠4k×32bit時產生中斷。這個條件可根據FIFO的可編程空判斷，亦即PRG1 Empty=‘0’時產生中斷。
(2)當主機響應中斷，開始讀FIFO數據時撤銷中斷。
(3)當本次burst讀結束后，才允許根據條件重新判斷中斷條件。
PCIe橋接口的邏輯設計最重要的部分是為它的局部總線(Local bus)提供無縫的粘合邏輯，支持PCIe的單次訪問和burst訪問。其接口狀態機如下：
橋片的局部總線設計了50MHz的時鐘，對32-bit數據寬度，理論上可以達到200Mb/s的吞吐率。經過應用軟件的實測，可以達到143Mb/s的速率，考慮到軟件的許多開銷，這個速率已經比較理想了。
4 系統的軟件設計
系統的軟件設計平臺采用WindowsXP Embedded，軟件分為針對本硬件系統的驅動程序和視頻壓縮與處理的應用程序。應用程序把視頻存為普通播放器能播放的視頻格式，每幀視頻為256行×256列共64K像素。在驅動軟件中，當打開設備時，申請一組緩沖，共128個緩沖。這個緩沖對應用程序是透明的，每個緩沖可以存放一個完整的視頻幀，如圖6所示。驅動程序中有兩個主要線程，中斷線程和數據讀出線程。
在邏輯設計時，每當FIFO中寫入4kx32bi時產生中斷，則驅動程序的中斷線程在響應中斷時，每次至少讀16kB。在中斷響應讀取FIFO數據時，不要用類似于for(；；)的軟件循環實現，這種策略在硬件時序上屬于單次訪問，效率低下。只有DMA才能觸發邏輯設計中的burst周期，最大限度利用硬件性能。在啟動DMA時，一定要使能它的burst位操作長度固定為16kB。這樣，每次中斷響應就變成了維護DMA當前寫入緩沖的指針，填入當前寫入緩沖地址，然后啟動DMA。
在應用程序中，使用一個定時線程，通過驅動程序讀取視頻數據，然后經過壓縮，存放成JPEG2000格式的視頻文件。定時讀取視頻數據的算法需要進行優化，因為如果數據讀出線程太慢，中斷線程寫入時可能覆蓋未讀走的緩沖，會造成存儲視頻出現丟失數據幀的現象，影響記錄視頻的連續性。
5 結束語
本文采用FPGA與嵌入式CPU大容量數據存儲相結合的方案，在系統各個處理環節均充分考慮到對視頻數據采集記錄實時性和可靠性的要求，設計了機載多通道實時視頻數據采集記錄系統。系統硬件設計簡單，并且可同時采集多路視頻數據。在某型數字化對抗訓練評估系統中的應用表明，本設計方案滿足了預期的指標要求，解決了載機任務系統多路視頻數據采集與實時記錄的關鍵問題，在實時視頻信息采集和數據記錄應用中具有較好的通用性和擴展性。
